初期故障率100ppm以下について。

「毎月何本も不良解析」していたと云いましたが、「どの製造工程中のどこでゴミが入って（異物の混入）回路が正常に機能しないようになったのかを電気回路的に調べる」と言い換えた方が理解はしやすいかもしれません。

半導体回路は、とても複雑なものです。イメージしていただきたいのですが、ウェハー直上にトランジスタ素子をパターニングします。ウェハーの上に絶縁層、素子の端子に当たるところの絶縁層に穴あけパターニング、その上に金属配線層をパターニング、また絶縁層を全面敷き詰め、適宜穴あけパターニング、さらに上の層の金属配線層を全面形成し、パターニングといった工程を延々と繰り返します。

言いかえると各レイヤーに感光性のレジスト膜を塗布し、回路パターンが描かれたレチクル乾版（現像済写真フィルムにあたる）を露光装置でウェハー表面のレジストに当て現像し、レジストがなくなったところだけを表面からエッチングし、穴をあけたり、配線間の分離を作ったりの繰り返しを行い、何層もの配線層、上下配線を結線するVIA（ビア、穴）によって、上下レイヤー配線を接続し、その結果多層の配線レイヤーで縦横無尽に素子間を接続します。

　ごみは、パターニングするとき、レジスト露光の際にあってはならない影をつくり、穴をあける工程の邪魔をしたり（結線オープン）、いらないところに穴が出来たり（上下配線ショート）、配線間がショートしてしまうように露光する原因となります。逆に配線が断線するように露光されたり、露光の障害となったり、ゴミ自身によって配線膜がデポされなかったりと、様々な形でパターン形成を阻害します。

このように不具合を起こしたごみを探し出し、見つけたら、そのごみの成分分析を行い、そのごみがどの工程でついたのかを推定しなければなりません。

このごみが物理的にチップレイアウトのどの個所にあるかを特定するために回路に様々な検査信号パターンを入れ、異常な信号パターンからどこの回路のどのあたりが疑わしいか、また別の検査パターンではどうかといったことを積み上げ、それらにより回路部位を推定します。解析技術者にレイアウトのこのあたりの回路が疑わしいと情報を伝え、高倍率の走査電子顕微鏡（以下SEM:Scanning Electron Microscope と略します）で表面観察をします。ウエハーの上層から一枚づつはがしてはSEM観察、また一枚と気の遠くなる作業の連続を経てごみを発見します。その後は元素分析、ゴミ混入経路推定、ごみ発生の原因、原因装置推定等々をします。

チップの中の回路配線層の上下間は、酸化膜「デポジション」層と呼ばれる膜を形成します。例えば、酸化膜デポジション装置を何十ロットと連続して使っていると、チャンバー壁にも酸化膜が付着していき、まるで豪雪地帯の屋根からの落雪のようにパラパラとゴミが落ちて壊れることがあります。解析で見つけたごみの元素分析でこのデポジション膜成分と同じ成分ならこれが犯人と類推できます。犯人を見つけ、この犯人が発生しないよう工程対策し、品質向上に結び付けます。

お分かりと思いますが、この「壊れた場所」を特定することはとても難しいです。野球場でのグランドで砂粒を見つけるようなものです。私の設計していたメモリの場合ですが、その大半が一番面積比率の大きいメモリセルのうちの一つに在ることが多かったです（当たり前か･･･！？）。不良メモリのアドレスから、チップ上のどのあたりのメモリセルか、メモリーアレー（メモリーセルがずらりと並んだ田んぼ状のかたまり）のどのあたり、右端から数えて何本目、上から数えて何個目のメモリセル内のショート等が疑わしいとプロセス解析技術者に伝え、ウェハー上層から少しづつ削っては、問題の個所付近を覗き、また削っては覗きで、薄皮を剥がしていくように剝いでいきます。それをSEMでどこだ、どこだと観ていき場所を特定します。とんでもない忍耐のいる作業です。

当たり前ですが、こちらがそんな作業（不良解析業務）をしている間にもセット出荷検査であらたに見つかったメモリ不良品が品質保証グループ経由でやってきます。それでまたこちらは顔面蒼白となり原因追及作業です。スゴロクの「最初に戻る」に何となく似てますね。